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设计描述和行为级验证

功能设计完成后,可以依据功能将SOC 划分为若干功能模块,并决定实现这些功能将要使用的IP 核。此阶段间接影响了SOC 内部的架构及各模块间互动的讯号,及未来产品的可靠性。决定模块之后,可以用VHDL 或Verilog 等硬件描述语言实现各模块的设计。接着,利用VHDL 或Verilog 的电路仿1真器,对设计进行功能验证(functi*imulation,或行为验证 beh*ioral simulation)。

注意,这种功能仿1真没有考虑电路实际的延迟,也无法获得准确的结果。




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集成电子电路发展对策建议:

重在积累,克服急功近利

设计业的复杂度很高,需要强大的稳定的团队、深厚的积累。积累是一个不可逾越的发展过程。中国集成电路产业的发展如同下围棋,不能只争一时之短长,ic设计外包,要比谁的气长,而不是谁的空多。

集成电力产业人才尤其是设计人才供给问题长期以来是舆论界关注的热点,许多高校在****与设置、人才培养方面急功近利,片面追随所谓社会热点和学业对口,导致学生的基本综合素质和人文科学方面的素养不够高,知识面过窄。事实上,众多设计企业普遍反映,他们招聘人才的标准并非是单纯的所谓****对口,而是更注重基础知识和综合素质,他们普遍反映高校的教育太急功近利了。




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集成电路设计过程

1.电路设计

依据电路功能完成电路的设计。

2.前仿1真

电路功能的仿1真,IC设计外派,包括功耗,电流,电压,温度,台州IC设计,压摆幅,输入输出特性等参数的仿1真。

3.版图设计(Layout)

依据所设计的电路画版图。一般使用Cadence软件。

4.后仿1真

对所画的版图进行仿1真,并与前仿1真比较,若达不到要求需修改或重新设计版图。

5.后续处理

将版图文件生成GDSII文件交予Foundry流片。




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